职位详情
你会负责
- 搭建和开发 UVM verification environment。
- 开发 test case，并完成 simulation debug。
- 运行 regression testing，推动 coverage closure。
我们希望你具备
- 电子工程或相关专业本科及以上学历，2 年以上相关经验。
- 熟悉 SystemVerilog，具备扎实 UVM methodology 经验。
- 能熟练使用 simulation 与 verification tools。
- 熟悉一到两类核心 bus protocol。
- 能够独立完成模块级验证。