职位详情
你会负责
- 搭建和开发 UVM verification environment。
- 开发 test case，并完成 simulation debug。
- 运行 regression testing，推动 coverage closure。
我们希望你具备
- 电子工程或相关专业本科及以上学历，6 年以上相关经验。
- 深入理解 UVM methodology，能够主导子系统或整机 verification architecture design。
- 熟练使用 simulation 与 verification tools。
- 深入理解 bus protocol，并具备复杂接口或复杂模块验证经验。